Low power RF signal processing for internet of things applications

Zhang, Ye; Heinen, Stefan; Böck, Georg

doi:35676

Low power RF signal processing for internet of things applications = Low Power RF Signalverarbeitung für "Internet der Dinge"-Anwendungen

Zhang, Ye

2016 & 2017

Verantwortlichkeitsangabevorgelegt von Master of Science Ye Zhang

ImpressumAachen 2016

Umfang1 Online-Ressource (xxii, 150 Seiten) : Illustrationen, Diagramme

Dissertation, Rheinisch-Westfälische Technische Hochschule Aachen, 2016

Veröffentlicht auf dem Publikationsserver der RWTH Aachen University 2017

Genehmigende Fakultät
Fak06

Hauptberichter/Gutachter
Heinen, Stefan (Thesis advisor)^RWTH* ; Böck, Georg (Thesis advisor)

Tag der mündlichen Prüfung/Habilitation
2016-12-13

Online
URN: urn:nbn:de:hbz:82-rwth-2017-019961
DOI: 10.18154/RWTH-2017-01996
URL: https://publications.rwth-aachen.de/record/684660/files/684660.pdf
URL: https://publications.rwth-aachen.de/record/684660/files/684660.pdf?subformat=pdfa

Einrichtungen

Lehrstuhl für Integrierte Analogschaltungen und Institut für Halbleitertechnik (616110)

Inhaltliche Beschreibung (Schlagwörter)
low power (frei) ; radio frequency (frei) ; internet of things (frei)

Thematische Einordnung (Klassifikation)
DDC: 621.3

Kurzfassung
In dieser Arbeit werden Architekturen mit geringem Realisierungsaufwand für Anwendungen im Bereich „Internet der Dinge“ vorgestellt um verschiedene Funkstandards in einem einzigen Chip zu implementieren. Es werden geeignete Lösungen mit hoher Effizienz, geringen Kosten, niedriger Leistungsaufnahme und zufriedenstellender Datenrate für HF-Transceiver erarbeitet. Durch den Vergleich von charakteristischen Kompromissen der verschiedenen Architekturen, der Analyse der typischen realen Eigenschaften eines Transceivers und der Diskussion der Spezifikationen und Anforderungen von typischen Kurzstrecken Funk-standards wurde ein Sender mit PLL-basierter Zweipunkt-Modulation und ein Low-IF Empfänger ausgewählt.In der Sender-Architektur wird ein VCO mit Wiederverwendung des Stroms zur Frequenz-synthese eingesetzt, um die Leistungsaufnahme signifikant zu reduzieren und ein sehr geringes Phasenrauschen zu erhalten. Weiterhin wird eine digitale Architektur für den ΣΔ-Quantisierer und eine Rauschunterdrückung für die PLL-Modulation vorgeschlagen, die den Hardwareaufwand dramatisch reduziert ohne die Leistungsfähigkeit zu verschlechtern. Um die Bandbreite der Zweipunkt-Modulation zu erhöhen, wird eine adaptive Kalibrierungs-technik, basierend auf einem modifizierten klassischen Schleifenfilter, für die Phasenrausch-unterdrückung vorgeschlagen, in der ein zusätzlicher Port des Schleifenfilters als Referenz für einen Least-Mean-Square-Algorithmus verwendet wird, um einen DC-Fehler zu vermeiden. Der Verstärkungsfehler zwischen Signalpfad und Rauschunterdrückungspfad wird detektiert und eine Kalibrierung außerhalb der Phasenregelschleife durchgeführt, ohne dabei neue Spurs in dem System zu erzeugen. Verglichen mit vorherigen Ansätzen, bietet die vorgestellte Technik eine stringente Lösung für breitbandige PLL-Designs und eliminiert das Quantisierungsrauschen mit kleinerem Flächenbedarf und niedrigerer Leistungs-aufnahme.In der Empfänger-Architektur kann die vorgeschlagene stromsparende, aufwandsarme digitale Demodulationsarchitektur für Low-IF-Empfänger den I/Q Versatz aufgrund von Fehlanpassung im Signalpfad des Frontends ausgleichen und dadurch die Robustheit gegenüber Störern bei der Spiegelfrequenz erhöhen. Die Gruppenlaufzeitunterschiede werden durch ein digitales IIR-Filter kompensiert, wodurch die BER Eigenschaften signifikant verbessert werden. In der Taktrückgewinnung werden die typischen Synchronisations-probleme inklusive Symboltaktrückgewinnung und Trägerfrequenzabweichungen durch ein vereinfachtes datengestütztes System gelöst. Der ΣΔ-NCO bietet IF-Signale mit hoher Auflösung und gutem SNR. Ein Viterbi-Dekoder mit differentiellen Diskriminatioren verschiedener Ordnungen bietet ein robustes Dekodierverfahren. Dadurch kann mit der vorgeschlagenen Multi-Standard-Empfängerarchitektur nicht nur ein außerordentlicher Gewinn an Leistungsfähigkeit für einen großen Bereich von Datenraten und IF-Frequenzen, aber auch ein einfacher, praktischer und flexibler Lösungsansatz für vollintegrierte Implementierungen demonstriert werden.

In this work, low effort architectures for Internet of Things (IoT) applications are proposed to support multiple short-range wireless standards on single die. Appropriate solutions for low power RF transceiver are provided, which emphasize the high-efficient, low-cost, low-power performance but with satisfactory data rate. By comparing the characteristic trade-offs of the various architectures, analyzing the typical transceiver non-ideality factors and discuss the specifications and requirements of typical short distance standards, the PLL based two-point modulation transmitter and low-IF receiver architectures are selected.In the transmitter design, a current-reuse VCO technique in the frequency synthesizer is presented to significantly reduce the power consumption with excellent phase noise performance. Subsequently a digital architecture for ΣΔ quantizer and noise cancellation is proposed in the PLL modulation loop, which can dramatically reduce the hardware complexity without degrading the Synthesizer performance. To enhance the two-point modulation bandwidth, an adaptive calibration technique for phase noise cancellation based on the modified classical loop filter structure is proposed, where an additional port from the loop filter is used as the reference for the Least Mean Square (LMS) algorithm to avoid DC offset. The gain mismatch between signal path and noise cancellation path is detected and calibrated outside of the PLL loop without introducing any additional spurs into the system. Comparing to the previous works, the proposed technique provides a straightforward solution for wideband PLL designs, and the quantization noise is successfully eliminated with smaller area and lower power consumption.In the receiver design, the proposed low-power low-effort digital demodulator architecture for low-IF receivers can compensate I/Q mismatch due to the impairment within the frontend, and thus it improves the robustness against interference presented at the image frequency. And the group delay is compensated with a digital IIR based equalizer, which improves the BER performance significantly compared to the original case. In the clock data recovery block, the typical synchronization problems including symbol timing recovery and carrier frequency offset calibration are solved based on a simplified Data-Aided (DA) scheme. The ΣΔ NCO provides wide range IF signals with high resolution and SNR. A Viterbi decoder which uses multi-order differential discriminators provides a robust decoding performance. Hence, it can be demonstrated that the proposed multi-standard receiver architecture not only greatly enhances the performance with wide range data rates and IF frequencies, but also provides an easy, feasible and flexible solution for the fully integrated implementation.

OpenAccess:
PDF PDF (PDFA)
(additional files)