Integration of ultrathin silicon chips

Hungar, Kaspar; Mokwa, Wilfried

doi:2949

Integration of ultrathin silicon chips = Integration von ultradünnen Siliziumchips

Hungar, Kaspar (Author)

2009

Verantwortlichkeitsangabevorgelegt von Kaspar Hungar

ImpressumAachen : Publikationsserver der RWTH Aachen University 2009

UmfangVI, 198 S. : Ill., graph. Darst.

Aachen, Techn. Hochsch., Diss., 2009

Genehmigende Fakultät
Fak06

Hauptberichter/Gutachter
Mokwa, Wilfried (Thesis advisor)

Tag der mündlichen Prüfung/Habilitation
2009-05-15

Online
URN: urn:nbn:de:hbz:82-opus-29499
URL: https://publications.rwth-aachen.de/record/51321/files/Hungar_Kaspar.pdf

Einrichtungen

Lehrstuhl für Werkstoffe der Elektrotechnik I und Institut für Werkstoffe der Elektrotechnik (611510)

Inhaltliche Beschreibung (Schlagwörter)
Mikrolöten (Genormte SW) ; Flip-Chip-Technologie (Genormte SW) ; Ingenieurwissenschaften (frei) ; Gold/Zinn-Löten (frei) ; ultradünnes Silizium (frei) ; flexible Siliziumchips (frei) ; Gold/tin soldering (frei) ; ultrathin silicon (frei) ; flexible silicon chips (frei)

Thematische Einordnung (Klassifikation)
DDC: 620

Kurzfassung
In der Arbeit wird das mechanische Verhalten ultradünner Siliziumchips beim Umschmelzen der Gold/Zinn-Löt-Bumps sowie beim Flip-Chip-Löten auf Polyimidfolien untersucht. Die durchgeführten Untersuchungen stellen einen Beitrag zur Lösung der Fragestellung, wie extrem dünne Chips auf ein flexibles Substrat aufgelötet werden können, um so ein flexibles Gesamtsystem zu erhalten. Es wurden Silizium-Testchips mit Dicken von 3.5 bis 45 µm mit Hilfe des Dicing-by-Thinning-Verfahrens (DbyT-Verfahren) hergestellt. Dabei werden von der Vorderseite mittels Plasma und Fotolackmaske Gräben entlang der gewünschten Chipkanten in den Siliziumwafer geätzt. Es folgt das rückseitige Dünnen (mittels Läppen, Chemo-Mechanischem-Polieren und Nassätzen) bis die Gräben der Vorderseite erreicht werden, was zur Vereinzelung der Chips führt. Die Siliziumwafer wurden vor dem DbyT-Prozess mit galvanischen Goldleiterbahnen und Lotbumps, bestehend aus einem Gold-Sockel, einer Nickel-Diffusionssperrschicht und einem Gold-Zinn-Lotstapel, versehen. Entsprechende komplementäre Strukturen wurden auch auf 5 µm dicken Polyimidfolien hergestellt, welche später als Substrate dienten. Im Vordergrund stehen die beobachteten und nach der Finite-Elemente-Methode (FEM) an einem verkleinerten Modell simulierten Deformationen im Silizium. Es werden globale (auf Chip-Ebene) wie auch lokale (auf Bump-Ebene) Deformationen untersucht und angepasste FEM-Modelle mit der Simulationssoftware ANSYS 11.0 entwickelt. Da sich die resultierenden Deformationen aus der Prozesshistorie insgesamt ergeben, wurden in den Modellen sowohl mechanische Spannungen in den galvanisch abgeschiedenen Schichten, als auch Verbiegungseffekte während der Hochheiz- und Abkühlphase des Umschmelz- und Lötprozesses berücksichtigt. Durch den Einsatz einer linienförmigen Lotgeometrie in einigen Testchips konnte die Orientierung der Verbiegungen gezielt beeinflusst bzw. verstärkt werden, so dass Verbiegungen sogar während des Lötprozesses quantitativ und temperaturabhängig erfasst werden konnten. Diese Daten und deren Abhängigkeit von der Siliziumdicke und der Geometrievariation der Lotbumps konnten dazu genutzt werden, das hauptsächlich auf Literatur-Materialdaten beruhende Modell soweit zu verbessern, dass meist eine gute Übereinstimmung zwischen den simulierten und gemessenen Deformationen erreicht wurde. Im Besonderen konnte gezeigt werden, dass die anisotropen mechanischen Eigenschaften von Silizium bei „dickeren” Chips die Lage der Biegeachse dominieren, während bei sehr dünnen Chips die metallischen Strukturen hierbei zunehmend an Bedeutung gewinnen. Weiterhin konnte gezeigt, dass bei geeigneter Wahl der Schichtdicken des Siliziums und der aufgebrachten Metallstrukturen und bei Anpassung des Designs, global gesehen verbiegunsfreie umgeschmolzene Chips hergestellt werden können. Dadurch kann das Handling in anschließenden Prozessen stark vereinfacht werden.

In this work the mechanical behavior of ultrahin silicon chips during gold/tin bump reflow and during flip chip soldering onto polyimide tapes was analyzed. The experiments and analyses are a contribution to the research area of flex systems based on solder connections between extremely thin chips and flexible substrates. Silicon test chips with thicknesses between 3.5 and 45 µm were fabricated using the Dicing-by-Thinning process (DbyT process). At the start of this process trenches are dry-etched into the front side of the silicon wafer along the designated chip edges using a resist for masking. Then, the back side of the wafer is thinned (using a sequence of lapping, chemical-mechanical polishing, and wet etching steps) until the front side trenches are reached, resulting in the separation of the chips. Prior to the DbyT process the silicon wafers were plated with gold tracks and solder bumps, consisting of a gold base, a nickel diffusion barrier, and a gold-tin solder stack. Complementary structures were similarly fabricated on polyimide tapes with a thickness of 5 µm, that later served as substrates for the silicon chips. At the center of the investigation are the observed silicon deformations and their simulation based on the finite element method (FEM) and using a downsized model. Global and local deformations (that is deformations on the chip-level and bump-level, respectively) are analyzed and adapted FEM models are developed based on the simulation tool ANSYS 11.0. Because the observed deformations are a result of the process history as a whole, the mechanical stress in the electroplated layers, as well as deformations during heating and cooling of the reflow and soldering processes, were taken into account in the conception of the model. Using long lines of solder deposit in several test chips, the orientation of the deformation could be directly influenced and their magnitude could be increased, allowing the deformations to be observed and measured during the soldering process as a function of temperature and time. These data and their dependence on the silicon thickness and the solder bump geometry were used to significantly improve the model, which initially was based mostly on material data from the literature. With the improvement of the model a good agreement between simulated and measured deformations was mostly achieved. It was also shown, that the anisotropic mechanical properties of silicon dominate the orientation of the bending axis in "thick" chips, while in very thin chips the metallic structures have an increasing influence. It was also shown, that, assuming an adapted design and silicon and metal structure thicknesses, reflowed silicon chips could be fabricated without any resulting global deformation. This can significantly improve chip handling during subsequent processes.

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