A full device simulation study of MOSFETs up to the circuit level is presented in this thesis. Bulk MOSFETs, single gate fully depleted silicon on insulator (SG FDSOI) MOSFETs, double gate fully depleted silicon on insulator (DG FDSOI) MOSFETS, and triple gate (TG) FinFETs below 50 nm gate lengths were investigated by means of TCAD and SPICE simulations. A novel charge carrier transport model is presented in order to take quasi-ballistic charge carrier transport into account in conventional Drift-Diffusion simulations. Process options for improving the electrical MOSFET behavior by means of mechanical stress are discussed. A modified piezo model for taking saturation of hole mobility enhancement at high mechanical stress values into account is presented. The impact of Schottky contact resistances on the electrical behavior of MOSFET devices at decreasing device dimensions is investigated by means of process simulations, device simulations, and measurements. Suggestions for efficiently reducing contact resistances are made and demonstrated by process and device simulations. Classical and alternative MOSFET architectures are investigated and compared by numerical process and device simulation concerning their suitability for fulfilling the requirements of high performance (HP) devices, low operating power (LOP) devices, and low standby power (LSTP) devices of the 32 nm technology node of the International Technology Roadmap for Semiconductors (ITRS). Several process options were used to improve the MOSFET behavior to achieve Ion-Ioff and CV/I requirements demanded by the ITRS. SPICE parameters of LSTP bulk and SOI MOSFETs were extracted using classical bulk MOSFET compact models. A method of efficient multi-gate compact modeling using classical bulk compact models is presented. DG FDSOI, and TG FinFET transistors were modeled using extended compact modeling. Circuit simulations of an inverter, 7 stage ring oscillator, 4-bit ripple carry adder, and 6-transistor static random access memory (6-T SRAM) cell were performed using classical and alternative MOSFET architectures. The different behavior of bulk MOSFETs, SG FDSOI MOSFETs, DG FDSOI MOSFETs, and TG FinFET transistors under integrated circuit conditions is discussed. Finally, the impact of process variations on the electrical performance of classical and alternative MOSFET architectures is demonstrated. Lithography simulations were coupled to process and device simulations to investigate the impact of lithography parameter fluctuations on the physical gate length and the final MOSFET behavior. A SPICE parameter extension is presented to take the impact of four different process variations into account in SPICE simulations. The impact of gate length fluctuations, body thickness fluctuations, flash annealing peak temperature fluctuations, and dose fluctuations of source/drain region implantation were modeled using SPICE simulations. Additionally, threshold voltage fluctuations due to random discrete dopants (RDD) were taken into account in SPICE simulations in case of bulk MOSFETs. Finally, the impact of process variations on integrated circuits is discussed. Classical and alternative MOSFET architectures based integrated circuits were investigated concerning their stability against process variations.

Diese Doktorarbeit beinhaltet eine Simulationsstudie über das elektrische Verhalten von MOS Feldeffekttransistorbauelementen (MOSFETs) bis hin zur Schaltungsebene. Dabei wurde das elektrische Verhalten von konventionellen MOSFETs, „single gate fully depleted silicon on insulator“ (SG FDSOI) MOSFETs, „double gate fully depleted silicon on insulator“ (DG FDSOI) MOSFETs und FinFETs mit drei Gateelektroden (TG FinFET) mittels TCAD und SPICE Simulationen untersucht. Die Gatelängen der untersuchten Transistoren lagen dabei unter 50 nm. Für die Untersuchungen dieser kleinen Transistoren wurde ein neues Ladungsträgertransportmodell entwickelt, welches das quasi-ballistische Verhalten der Elektronen und Löcher in konventionellen Drift-Diffusionssimulationen berechnet. Um das elektrische Verhalten der Bauelemente zu verbessern, wurden unterschiedliche Prozessschritte, die mechanische Spannungen im Kanal der Transistoren erzeugen, begutachtet. Dazu wurde ein verbessertes Piezomodell entwickelt, das eine Sättigung der Löcherbeweglichkeitssteigerung bei hohen mechanischen Spannungen berücksichtigt. Der Einfluss von Schottky Kontaktwiderständen, welcher durch die zunehmende Miniaturisierung der heutigen MOSFET Bauelemente immer weiter zunimmt, wurde ebenfalls in dieser Arbeit mit Hilfe numerischer Prozesssimulationen, Bauelementesimulationen und Messungen untersucht. Optionen für die effektive Reduzierung von Kontaktwiderständen werden in dieser Arbeit präsentiert. Konventionelle und alternative MOSFET Bauelementearchitekturen wurden mit numerischen Prozess- und Bauelementesimulation daraufhin beurteilt, ob sie den Anforderungen für Bauelemente mit hoher Schaltgeschwindigkeit, Bauelemente mit niedriger Leistungsaufnahme während des Betriebes und Bauelemente mit niedriger Leistungsaufnahme im Ruhezustand des 32 nm Technologieknotens der „International Technology Roadmap for Semiconductors“ (ITRS) genügen. Dazu werden in dieser Arbeit unterschiedliche Prozessierungsmöglichkeiten diskutiert, mit denen sich das elektrische Verhalten der untersuchten Bauelemente dahingehend verbessern lässt, um das On-Strom zu Leckstrom und CV/I Verhältnis zu erreichen, das von der ITRS gefordert wird. SPICE Parameter der untersuchten CMOS Bauelemente für niedrige Leistungsaufnahme im Ruhezustand wurden mit konventionellen MOSFET Kompaktmodellen extrahiert. Dazu wird in dieser Arbeit eine Methode vorgestellt, mit der MOSFETs mit mehreren Gateelektroden mit Hilfe konventioneller Kompaktmodelle modelliert werden können. Mit dieser Methode wurden anschließend Kompaktmodelle von DG FDSOI MOSFETs und TG FinFETs erzeugt. Schaltungssimulationen einer Inverterstufe, eines siebenstufigen Ringoszillators, eines 4-Bit Ripple Carry Addierers und einer SRAM Zelle, basierend auf konventionellen und alternativen MOSFET Architekturen, wurden durchgeführt. Das elektrische Verhalten von konventionellen MOSFETs, SG FDSOI MOSFETs, DG FDSOI MOSFETs und TG FinFETs in integrierten Schaltungen wurde dabei in dieser Arbeit diskutiert. Der Einfluss von Prozessschwankungen auf das elektrische Verhalten von konventionellen und alternativen Bauelementearchitekturen wurde ebenfalls in dieser Arbeit untersucht. Zu diesem Zweck wurden Lithographiesimulationen mit Prozess- und Bauelementesimulationen gekoppelt, um den Einfluss von Lithographieparameterschwankungen auf die physikalische Gatelänge und das Bauelementeverhalten zu beobachten. Zusätzlich wurde in dieser Arbeit eine erweiterte Form der SPICE Kompaktmodellierung entwickelt, mit der die Einflüsse von Gatelängenschwankungen, Schwankungen der Filmdicke von SOI Transistoren, Schwankungen der Spitzentemperatur von so genannten Flash-Ausheilungen und Schwankungen der Ionenimplantationsdosis in SPICE Simulationen berücksichtigt werden können. Der Einfluss von einzelnen statistisch verteilten Dotieratomen auf die Einsatzspannung von konventionellen MOSFETs wurde dabei ebenfalls in den SPICE Simulationen berücksichtigt. Diese erweiterten Kompaktmodelle wurden schließlich dazu verwendet, um die Einflüsse der jeweiligen Prozessschwankungen auf integrierte Schaltungen zu untersuchen. Dabei wurden Schaltungen, basierend auf konventionellen und alternativen MOSFET Architekturen, auf ihre Stabilität gegenüber diesen Prozessschwankungen beurteilt.