Reliable Low-Power High Performance Spintronic Memories

Moores Gesetz folgend, ist es der Chipindustrie in den letzten fünf Jahrzehnten gelungen, ein
explosionsartiges Wachstum zu erreichen. Dies hatte ebenso einen exponentiellen Anstieg der
Nachfrage von Speicherkomponenten zur Folge, was wiederum zu speicherlastigen Chips in
den heutigen Computersystemen führt. Allerdings stellen traditionelle on-Chip Speichertech-
nologien wie Static Random Access Memories (SRAMs), Dynamic Random Access Memories
(DRAMs) und Flip-Flops eine Herausforderung in Bezug auf Skalierbarkeit, Verlustleistung
und Zuverlässigkeit dar. Eben jene Herausforderungen und die überwältigende Nachfrage
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nach höherer Performanz und Integrationsdichte des on-Chip Speichers motivieren Forscher,
nach neuen nichtflüchtigen Speichertechnologien zu suchen. Aufkommende spintronische Spe-
ichertechnologien wie Spin Orbit Torque (SOT) und Spin Transfer Torque (STT) erhielten
in den letzten Jahren eine hohe Aufmerksamkeit, da sie eine Reihe an Vorteilen bieten. Dazu
gehören Nichtflüchtigkeit, Skalierbarkeit, hohe Beständigkeit, CMOS Kompatibilität und Unan-
fälligkeit gegenüber Soft-Errors. In der Spintronik repräsentiert der Spin eines Elektrons dessen
Information. Das Datum wird durch die Höhe des Widerstandes gespeichert, welche sich durch
das Anlegen eines polarisierten Stroms an das Speichermedium verändern lässt. Das Prob-
lem der statischen Leistung gehen die Speichergeräte sowohl durch deren verlustleistungsfreie
Eigenschaft, als auch durch ihr Standard- Aus/Sofort-Ein Verhalten an. Nichtsdestotrotz sind
noch andere Probleme, wie die hohe Zugriffslatenz und die Energieaufnahme zu lösen, bevor
sie eine verbreitete Anwendung finden können. Um diesen Problemen gerecht zu werden, sind
neue Computerparadigmen, -architekturen und -entwurfsphilosophien notwendig.
Die hohe Zugriffslatenz der Spintroniktechnologie ist auf eine vergleichsweise lange Schalt-
dauer zurückzuführen, welche die von konventionellem SRAM übersteigt. Des Weiteren ist auf
Grund des stochastischen Schaltvorgangs der Speicherzelle und des Einflusses der Prozessvari-
ation ein nicht zu vernachlässigender Zeitraum dafür erforderlich. In diesem Zeitraum wird ein
konstanter Schreibstrom durch die Bitzelle geleitet, um den Schaltvorgang zu gewährleisten.
Dieser Vorgang verursacht eine hohe Energieaufnahme. Für die Leseoperation wird gleicher-
maßen ein beachtliches Zeitfenster benötigt, ebenfalls bedingt durch den Einfluss der Prozess-
variation. Dem gegenüber stehen diverse Zuverlässigkeitsprobleme. Dazu gehören unter An-
derem die Leseintereferenz und andere Degenerationspobleme, wie das des Time Dependent Di-
electric Breakdowns (TDDB). Diese Zuverlässigkeitsprobleme sind wiederum auf die benötigten
längeren Schaltzeiten zurückzuführen, welche in der Folge auch einen über längere Zeit an-
liegenden Lese- bzw. Schreibstrom implizieren. Es ist daher notwendig, sowohl die Energie, als
auch die Latenz zur Steigerung der Zuverlässigkeit zu reduzieren, um daraus einen potenziellen
Kandidaten für ein on-Chip Speichersystem zu machen.
In dieser Dissertation werden wir Entwurfsstrategien vorstellen, welche das Ziel verfolgen,
die Herausforderungen des Cache-, Register- und Flip-Flop-Entwurfs anzugehen. Dies erre-
ichen wir unter Zuhilfenahme eines Cross-Layer Ansatzes. Für Caches entwickelten wir ver-
schiedene Ansätze auf Schaltkreisebene, welche sowohl auf der Speicherarchitekturebene, als
auch auf der Systemebene in Bezug auf Energieaufnahme, Performanzsteigerung und Zuver-
lässigkeitverbesserung evaluiert werden. Wir entwickeln eine Selbstabschalttechnik, sowohl für
die Lese-, als auch die Schreiboperation von Caches. Diese ist in der Lage, den Abschluss der
entsprechenden Operation dynamisch zu ermitteln. Nachdem der Abschluss erkannt wurde,
wird die Lese- bzw. Schreiboperation sofort gestoppt, um Energie zu sparen. Zusätzlich
limitiert die Selbstabschalttechnik die Dauer des Stromflusses durch die Speicherzelle, was
wiederum das Auftreten von TDDB und Leseinterferenz bei Schreib- bzw. Leseoperationen re-
duziert. Zur Verbesserung der Schreiblatenz heben wir den Schreibstrom an der Bitzelle an, um den magnetischen Schaltprozess zu beschleunigen. Um registerbankspezifische Anforderungen
zu berücksichtigen, haben wir zusätzlich eine Multiport-Speicherarchitektur entworfen, welche
eine einzigartige Eigenschaft der SOT-Zelle ausnutzt, um simultan Lese- und Schreiboperatio-
nen auszuführen. Es ist daher möglich Lese/Schreib- Konfilkte auf Bitzellen-Ebene zu lösen,
was sich wiederum in einer sehr viel einfacheren Multiport- Registerbankarchitektur nieder-
schlägt.
Zusätzlich zu den Speicheransätzen haben wir ebenfalls zwei Flip-Flop-Architekturen vorgestellt.
Die erste ist eine nichtflüchtige non-Shadow Flip-Flop-Architektur, welche die Speicherzelle als
aktive Komponente nutzt. Dies ermöglicht das sofortige An- und Ausschalten der Versorgungss-
pannung und ist daher besonders gut für aggressives Powergating geeignet. Alles in Allem zeigt
der vorgestellte Flip-Flop-Entwurf eine ähnliche Timing-Charakteristik wie die konventioneller
CMOS Flip-Flops auf. Jedoch erlaubt er zur selben Zeit eine signifikante Reduktion der statis-
chen Leistungsaufnahme im Vergleich zu nichtflüchtigen Shadow- Flip-Flops. Die zweite ist eine
fehlertolerante Flip-Flop-Architektur, welche sich unanfällig gegenüber diversen Defekten und
Fehlern verhält. Die Leistungsfähigkeit aller vorgestellten Techniken wird durch ausführliche
Simulationen auf Schaltkreisebene verdeutlicht, welche weiter durch detaillierte Evaluationen
auf Systemebene untermauert werden. Im Allgemeinen konnten wir verschiedene Techniken en-
twickeln, die erhebliche Verbesserungen in Bezug auf Performanz, Energie und Zuverlässigkeit
von spintronischen on-Chip Speichern, wie Caches, Register und Flip-Flops erreichen.

On the pathway of Moore’s law, chip manufacturing industries have shown explosive growth
for the last five decades. With that, the demand of memory components have also increased
exponentially, leading to a memory dominant chip in today’s computing system. However, the
traditional on-chip memory technologies such as Static Random Access Memories (SRAMs),
Dynamic Random Access Memories (DRAMs) and flip-flops are facing severe challenges in
terms of scaling, leakage power and reliability. These challenges along with the overwhelming
demand of increase in performance and density for an on-chip storage, make researchers seek
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for a new non-volatile storage technology. Emerging spintronic based storing technologies such
as Spin Orbit Torque (SOT) and Spin Transfer Torque (STT) have captured a lot of attention
in recent years because of their various beneficial features such as non-volatility, scalability,
high endurance, CMOS compatibility and soft-error immunity. In the spintronic technology,
spin of electrons represent the information, in which the data is stored as resistance states,
that can be altered by passing a polarized current through the storing device. The zero leakage
capabilities of its storing devices as well as attributes of normally-off/instant-on computing,
make it very effective to deal with static power challenge. However, this technology faces
some challenges, such as high access latency and energy consumption, before its widespread
utilization. Addressing these challenges requires new computing paradigms, architectures and
design philosophy.
In the spintronic technology, the issue of high access latency is because the storing cell
takes relatively high switching durations, more than conventional SRAM cell. Moreover, due
to stochastic switching nature of the storing cell and the influence of process variation, a
significant timing margin is required. For that period of time, a constant write current has
to flow through the bit-cell to ensure its switching, resulting in a huge energy consumption.
Equivalently, the read operation also requires a considerable delay margin because of the impact
of process variation. On the other hand, due to extra timing margins, read and write currents
flow for a longer duration, leading to several other reliability problems such as read disturb
and other degradation issues such as Time Dependent Dielectric Breakdown (TDDB). Hence,
it is necessary to reduce energy and latency as well as to improve reliability, in order to make
it a potential candidate for an on-chip storage system.
In this thesis work, we provide design solutions to address the challenges associated with
caches, register and flip-flop designs using a cross-layer approach. For caches, we designed
several circuit-level techniques, whose efficiencies are evaluated at both memory architecture-
level and system-level in terms of energy consumption, performance improvement and reliability
enhancements. We design a self-timed technique for both read and write operations for caches
which can dynamically detect the completion of their respective operations. The read and write
operations are terminated immediately after this detection in order to save energy. Moreover,
the self-timed technique shortens the current flow durations from the storage devices, that
improve TDDB and read disturb effects during the write and read operations, respectively.
To improve write latency, we boost the write current through the bit-cell to accelerate the
magnetic switching process. On the top of that, to address register-file related challenges, we
design a multi-port memory architecture in which we have exploited a unique feature of the
SOT cell that it can perform simultaneous read and write operations. In this way, read-write
contention can be resolved at the bit-cell level, resulting in a much simplified multi-port register
file architecture.
In addition to memory solutions, we have also proposed two flip-flop architectures. The first
one is a Non-Volatile Non-Shadow flip-flop architecture, in which storing devices are employed as active components. This allows immediate turn-off/turn-on the supply voltage, hence it is
beneficial for aggressive power gating. Overall, the proposed flip-flop design has similar timing
characteristics as conventional CMOS flip-flops for normal operations, and at the same time it
allows to reduce the static power significantly compared to shadow non-volatile flip-flops. The
second one is a Fault Tolerate flip-flop architecture which is resilient to various defects and
faults. The effectiveness of all proposed techniques is illustrated with extensive circuit-level
simulations, which are further supported by detailed system-level evaluations. Overall, using
our proposed techniques, we have achieved significant improvements for performance, energy
and reliability for spintronic on-chip storages such as caches, registers, flip-flops and latches.