Physical studies of strained Si/SiGe heterostructures : from virtual substrates to nanodevices

Minamisawa, Renato Amaral; Mantl, Siegfried

doi:3967

Physical studies of strained Si/SiGe heterostructures : from virtual substrates to nanodevices = Untersuchungen von verspannten Si/SiGe Heterostrukturen : von virtuellen Substraten zu Nanobauteilen

Minamisawa, Renato Amaral (Author)

2011 & 2012

Verantwortlichkeitsangabevorgelegt von Renato Amaral Minamisawa

ImpressumAachen : Publikationsserver der RWTH Aachen University 2011

Umfang123 S. : Ill., graph. Darst.

Aachen, Techn. Hochsch., Diss., 2011

Zsfassung in dt. und engl. Sprache. - Prüfungsjahr: 2011. - Publikationsjahr: 2012

Genehmigende Fakultät
Fak01

Hauptberichter/Gutachter
Mantl, Siegfried (Thesis advisor)

Tag der mündlichen Prüfung/Habilitation
2011-10-21

Online
URN: urn:nbn:de:hbz:82-opus-39677
URL: https://publications.rwth-aachen.de/record/62765/files/3967.pdf

Einrichtungen

Inhaltliche Beschreibung (Schlagwörter)
Feldeffekttransistor (Genormte SW) ; Silicium (Genormte SW) ; Elastische Spannung (Genormte SW) ; Physik (frei) ; MOSFET (frei) ; nano (frei) ; Silicon (frei) ; Silicon Germanium (frei) ; Strain (frei)

Thematische Einordnung (Klassifikation)
DDC: 530
pacs: 85.35.-p * 61.72.uf * 68.60.Bs

Kurzfassung
In den letzten beiden Jahrzehnten wurde die den MOSFETs innewohnende Schaltverzögerung durch Skalierung der Bauelemente verringert. Die Verbesserung der Leistungsfähigkeit wurde hauptsächlich durch Erhöhung der Source-Ladungsträgergeschwindigkeit veff per Gate-Skalierung erreicht, während die Transporteigenschaften des Kanals konstant geblieben sind, z.B. die von konventionellem Si. Beginnend mit der 90 nm-Technologie, wurde uniaxiale Verspannung in den Transistorkanal eingeführt, um veff weiter zu erhöhen. Jenseits der 32 nm-Technologie werden neuartige Materialien mit überlegenem veff und neuartige Bauelementarchitekturen benötigt, um die Steigerung der MOSFET-Leistungsfähigkeit fortzuführen, während die elektrostatische Kontrolle beibehalten wird. In dieser Arbeit werden die physikalischen Aspekte von verspannten Si- und SiGe-Materialien in Hinblick auf die Erhöhung von veff in MOSFET-Kanälen untersucht. Neuartige Herangehensweisen für die Herstellung von verspanntem Si werden entwickelt, die auf Ionenimplantation und thermisch induzierter Relaxation von virtuellen Substraten basieren. Die Verspannungs-Relaxation von SiGe-Schichten wird durch vergrabene dünne Si:C-Schichten im Si(100)-Substrat verbessert. Weiterhin wird eine Methode, die Si+-Ionen-Implantation und Erhitzen beinhaltet, für relaxierende virtuelle Substrate untersucht, indem die Implantationsdosis verringert wird. Zuletzt wird die uniaxiale Relaxation auf {110}- Oberflächen anhand He-Ionen-Implantation und Erhitzen gezeigt. Neben den Studien an Kanalmaterialien, werden fundamentale und technologische Herausforderungen der Integration von verspanntem Si und SiGe in MOSFETs angegangen. Der Einfluss von Source- und Drain-Formierung auf die elastische Verspannung und die elektrischen Eigenschaften von Si-Schichten und Nanodrähten wird behandelt. Ebenso wird die Herstellung von ultraflachen Kontaktstellen in Heterostrukturen untersucht, die aus verspanntem Si/verspanntem Si0:5Ge0:5/SSOI (sSi/sSiGe/SSOI) bestehen, indem verschiedene Arten von Ionen bei der Implantation und darausfolgendem Erhitzen angewandt werden. Die Resultate zeigen, dass BF+2-Implantation und Niedrig-Temperatur-Erhitzen vielversprechende Ansätze für verspannte dotierte Schichten von hoher Qualität sind. Das erworbene Wissen wurde weiterhin bei der Herstellung von p-MOSFETS mit sSi/sSiGe/SSOI-Substraten und HfO2/TiN-Gate-Schichtfolgen angewandt. Die Seltene-Erden-Verbindung GdScO3 wurde überdies zum ersten Mal in MOSFETs mittels Gate-First-Prozess integriert, die SiGe-Kanäle mit hoher Ladungsträgerbeweglichkeit besitzen. Transistoren mit Kanallängen von 65 nm bis 1.5 micrometer wurden hergestellt und charakterisiert. Die Löcher-Beweglichkeit und effektive Geschwindigkeit von Bauelementen mit <110>-und<100>-Kanälen wurde bestimmt. Die Beweglichkeit der <100>-Richtung ist 18% grösser als die der <110>-Richtung. Jedoch führt diese Verbesserung nur zu einer Erhöhung vom effektiven Wert von veff um 8%.

During the past two decades, the decrease in intrinsic delay of MOSFETs has been driven by the scaling of the device dimensions. The performance improvement has relied mostly in the increase of source velocity with gate scaling, while the transport properties of the channel have remained constant, i.e., those of conventional Si. Starting at the 90 nm node, uniaxial strain has been introduced in the transistor channel in order to further increase the source velocity. Beyond the 32 nm node, novel channel materials, with superior carrier velocities, and novel device architectures are required in order to continue the performance enhancement of MOSFETs while preserving the electrostatic control. In this Thesis, different physical aspects of strained Si and SiGe materials are investigated as a mean to increase carrier velocity in MOSFET channels. Novel approaches for the fabrication of strained Si based on ion implantation and anneal induced relaxation of virtual substrates are developed. The strain relaxation of SiGe layers is improved using a buried thin Si:C layer in the Si(100) substrate. Further, a Si+ ion implantation and annealing method is investigated for relaxing virtual substrates using lower implantation dose. Finally, the uniaxial relaxation of {110} surface oriented substrates is demonstrated using a He ion implantation and anneal technique. Apart of channel material studies, the fundamental and technological challenges involved in the integration of strained Si and SiGe into MOSFETs are assessed. The impact of source and drain formation on the elastic strain and electrical properties of strained Si layers and nanowires is examined. Also, the formation of ultra-shallow junction in strained Si/strained Si0:5Ge0:5/SSOI heterostructures is investigated using dierent types of ion implanted specie and annealing. The results show that BF+2 implantation and low temperature annealing are suitable approaches for achieving high quality, strained doped layers. The knowledge acquired was further applied in the fabrication of p-MOSFETs using strained Si/strained Si0:5Ge0:5/SSOI substrates and HfO2/TiN gate stacks. Moreover, rare earth GdScO3 was integrated for the first time into MOSFETs with high mobility strained SiGe channels using a gate-first process. Transistors with channel length ranging from 65 nm to 1.5 micm were fabricated and characterized. The hole mobility and effective velocity were extracted from devices with <110> and <100> channel orientations. The mobility for the <100> direction is 18% higher than for <110> direction. However, this enhancement translates in only 8% increase in effective velocity.

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